針對 HPC 晶片封裝技術，台積電已在 2019 年 6 月日本 VLSI 技術及電路研討會（2019 Symposia on VLSI Technology & Circuits），提出新型態 SoIC（System on Integrated Chips）3D 封裝技術論文；透過微縮凸塊（Bumping）密度，提升 CPU / GPU 處理器與記憶體間整體運算速度。整體而言，期望藉由 SoIC 封裝技術持續延伸，並當作台積電於 InFO（Integrated Fan-out）、CoWoS（Chip on Wafer on Substrate）後端先進封裝之全新解決方案。

運用垂直疊合與微縮體積方法，3D 封裝成功提升 HPC 工作效率

  由於半導體發展技術的突破、元件尺寸逐漸微縮之際，驅使 HPC 晶片封裝發展必須考量封裝所需體積與晶片效能的提升，因此對 HPC 晶片封裝技術的未來發展趨勢，除了現有的扇出型晶圓級封裝（FOWLP）與 2.5D 封裝，將朝技術難度更高的 3D 封裝技術為開發目標。

所謂 3D 封裝技術，主要為求再次提升 AI 之 HPC 晶片的運算速度及能力，試圖將 HBM 高頻寬記憶體與 CPU / GPU / FPGA / NPU 處理器彼此整合，並藉由高端 TSV（矽穿孔）技術，同時將兩者垂直疊合在一起，減小彼此的傳輸路徑、加速處理與運算速度，提高整體 HPC 晶片的工作效率。 

台積電與英特爾積極推出 3D 封裝，將引領代工封測廠一併跟進

  依現行 3D 封裝技術，由於必須垂直疊合 HPC 晶片內的處理器及記憶體，因此就開發成本而言，比其他兩者封裝技術（FOWLP、2.5D 封裝）高出許多，製程難度也更複雜、成品良率較低。目前 3D 封裝技術已對外公告的最新成果，現階段除半導體代工製造龍頭台積電最積極，已宣布預計於 2020 年導入量產 SoIC 和 WoW（Wafer on Wafer）等 3D 封裝技術外，另有 IDM 大廠英特爾也提出 Foveros 之 3D 封裝概念，將於 2019 下半年迎戰後續處理器與 HPC 晶片的封裝市場。

  隨著半導體代工製造商與 IDM 廠陸續針對 3D 封裝技術投入研發資源，也將引領另一波 3D 封測技術風潮，相信代工封測廠（如日月光、Amkor 等）也將加緊腳步，跟上此波 3D 封裝技術的發展趨勢。