最近，Imec 的 CMOS“老闆”Sri Samavedam 看到了半導體行業的五個趨勢。

趨勢 1 ：摩爾定律將在未來 8 到 10 年內持續下去

在接下來的 8 到 10 年中，CMOS 電晶體的密度縮放將大致遵循摩爾定律。這將主要通過 EUV 圖案化（patterning）方面的進展以及通過引入能夠實現邏輯標準單元縮放的新型設備架構來實現。

在 7nm 技術節點中引入了極紫外（EUV）光刻技術，可在一個曝光步驟中對一些最關鍵的晶片結構進行圖案化。除了 5nm 技術節點之外（例如，當關鍵的後端（BEOL）金屬間距小於 28-30nm 時），多圖案 EUV 光刻變得不可避免，從而大大增加了晶圓成本。

最終，我們預計高數值孔徑（high-NA） EUV 光刻技術將可用於構圖該行業 1nm 節點的最關鍵層。該技術將把其中一些層的多圖案化推回單一圖案化，從而降低成本，提升良率並縮短週期。

例如，Imec 通過研究隨機缺陷率，為推進 EUV 光刻做出了貢獻。孤立的缺陷，例如微橋，局部折線以及缺少或合併的觸點。隨機缺陷率的改善可以導致使用較低劑量，從而提高產量。我們試圖瞭解，檢測和減輕隨機故障，並且最近可能會報告隨機缺陷率提高了一個數量級。

為了加快高 NA EUV 的引入，我們正在安裝 Attolab –允許在使用高 NA 工具之前測試一些用於高 NA EUV 的關鍵材料（例如掩模吸收層和抗蝕劑）。該實驗室中的光譜表徵工具將使我們能夠在亞秒級的時間範圍內觀察抗蝕劑的關鍵 EUV 光子反應，這對於理解和減輕隨機缺陷的形成也很重要。目前，我們已經成功完成了 Attolab 安裝的第一階段，並希望在接下來的一個月中獲得高 NA NAV 曝光。

除了 EUV 光刻技術的進步外，如果沒有前端（FEOL）器件架構的創新，摩爾定律就無法繼續。如今，FinFET 器件已成為主流的電晶體架構，最先進的節點在 6 軌（6T）標準單元中具有 2 個鰭。但是，將 FinFET 縮小至 5T 標準單元會導致鰭減少，而標準單元中每個設備只有 1 個鰭，導致單位面積的設備性能急劇下降。

垂直堆疊的納米片結構被認為是下一代器件，可以更有效地利用器件尺寸。另一個關鍵的縮放助推器是埋入式電源軌（BPR）。這些 BPR 埋在晶片的 FEOL 中而不是 BEOL 中，將釋放互連資源以進行路由。

將納米片縮放到 2nm 世代將受到 n-p 空間的限制。Imec 將 forksheet 體系結構設想為下一代器件。通過用介電壁定義 n-p 空間，可以進一步縮放軌道高度。

與傳統的 HVH 設計相反，另一種有助於提高佈線效率的標準單元體系結構是金屬線的垂直-水準-垂直（VHV）設計。互補 FET （CFET）將實現最終的標準單元縮小至 4T，該互補 FET （CFET）通過將 n-FET 折疊在 p-FET 之上，從而在單元一級充分利用了三維尺寸，反之亦然。

趨勢 2：固定功率下邏輯性能的提高將減慢

通過上述創新，我們期望電晶體密度遵循 Gordon Moore 提出的路徑。

但是由於無法縮放電源電壓，固定功率下的節點到節點性能改進（稱為 Dennard 縮放）已經放緩。全球研究人員正在尋找彌補這種速度下降並進一步提高晶片性能的方法。由於改善了功率分配，預計上述掩埋的電源軌將在系統級別提供性能提升。

此外，imec 致力於將應力整合到納米片和叉子片器件中，並致力於提高線中間（MOL）的接觸電阻。更進一步，由於 n 器件和 p 器件可以獨立優化，因此順序 CFET 器件將為合併高遷移率材料提供靈活性。

通道中的 2D 材料（例如二硫化鎢（WS2））有望提高性能，因為它們可實現比 Si 或 SiGe 更大的柵極長度定標。一種有前途的基於 2D 的設備架構涉及多個堆疊的薄片，每個薄片都被柵堆疊包圍並從側面接觸。模擬表明，這些器件在以 1nm 節點或更高為目標的按比例縮放的尺寸上可以勝過納米片。

在 imec 上，已經展示了在 300mm 晶圓上具有雙層 WS2 的雙柵極電晶體，柵極長度低至 17nm。為了進一步改善這些器件的驅動電流，我們強烈致力於改善溝道的生長品質，摻入摻雜劑並改善這些新型材料的接觸電阻。我們試圖通過將物理特性（例如生長品質）與電特性相關聯來加快這些設備的學習週期。

除了 FEOL，BEOL 中的路由擁塞和 RC 延遲已成為提高性能的重要瓶頸。

為了提高通孔電阻，我們正在研究使用 Ru 或 Mo 的混合金屬化工藝。我們希望半鑲嵌金屬化模組可以同時提高最緊密間距金屬層的電阻和電容。

半大馬士革將允許我們通過直接構圖來增加金屬線的縱橫比（以降低電阻），並使用氣隙作為線之間的電介質（以控制電容的增加）。同時，我們遮罩了多種替代導體，例如二元合金，以替代“舊銅”，以進一步降低線路電阻。

趨勢 3：通過 3D 技術實現更異構的集成

在行業中，我們看到越來越多的利用 2.5D 或 3D 連線性通過異構集成構建系統的示例。這些選件有助於解決記憶體問題，在受規格限制的系統中增加功能或提高大型晶片系統的良率。借助緩慢的邏輯 PPAC （性能，功耗，面積成本），SoC （片上系統）的智慧功能分區可以為擴展提供另一個旋鈕。

一個典型的示例是高頻寬記憶體（HBM）堆疊，該堆疊由堆疊的動態隨機存取記憶體（DRAM）晶片組成，這些晶片通過短插入器連結直接連接到處理器晶片（例如 GPU 或 CPU）。

最近的例子包括在 Intel 的 Lakefield CPU 中進行裸片堆疊，或者在 AMD 的 7nm Epyc CPU 中使用仲介層上的小晶片。將來，我們希望看到更多此類異構 SoC，這是提高系統性能的一種有吸引力的方法。

為了將技術選項與系統級別的性能聯繫起來，我們建立了一個名為 S-EAT （啟用先進技術的系統基準測試）的框架。該框架使我們能夠評估特定技術選擇對系統級性能的影響。例如：在緩存層次結構的較低級別上，我們可以從 3D 分區片上記憶體中受益嗎？如果將靜態隨機存取記憶體（SRAM）替換為磁性 RAM （MRAM）記憶體，那麼在系統級會發生什麼？

作為說明，我們已使用該平臺找到包含 CPU 以及 L1，L2 和 L3 快取記憶體的高性能移動 SoC 的最佳分區。在傳統設計中，CPU 將以平面配置駐留在快取記憶體旁邊。

我們評估了將緩存移至另一塊晶片的影響，該晶片與 3D 晶圓鍵合技術堆疊到了 CPU 晶片上。由於快取記憶體和 CPU 之間的信號現在傳播的距離更短，因此可以預期速度和延遲會有所改善。模擬實驗得出的結論是，將 L2 和 L3 快取記憶體移到頂層而不是僅將 L1 或同時將所有 3 個快取記憶體移到頂層是最佳選擇。

為了能夠在緩存層次結構的這些更深層次上進行分區，需要高密度的晶圓間堆疊技術。我們已經展示了 700nm 互連間距的晶圓間混合鍵合，並相信鍵合技術的進步將在不久的將來實現 500nm 間距互連。

異構集成可通過 3D 集成技術實現，例如使用 Sn 微凸點的管芯到管芯或管芯到矽仲介層堆疊，或使用混合銅鍵合的管芯到矽堆疊。生產中最先進的錫微凸點間距已達到約 30mm。在 imec，我們正在推動當今無限可能。

我們已經展示了一種基於 Sn 的微凸點互連方法，互連間距可降至 7μm。這樣的高密度連接可充分利用直通矽過孔技術的全部潛力，並使裸片之間或裸片與矽仲介層之間的 3D 互連密度提高 16 倍以上。

這樣可以大大減少 HBM I / O 介面的 SoC 面積要求（從 6 降至 1 mm2），並有可能將與 HBM 記憶體堆疊的互連長度縮短多達 1 mm。使用混合銅鍵合也可以將晶片直接鍵合到矽上。我們正在開發從晶片到晶片混合鍵合的知識，以高公差的拾取和放置精度開發出最小 3mm 間距的管芯到晶片的混合鍵合。

隨著 SoC 變得越來越異構，晶片上的不同功能（邏輯，記憶體，I / O 介面，類比等）不必來自單一的 CMOS 技術。對不同的子系統使用不同的處理技術來優化設計成本和產量可能會更有利。這種發展還可以滿足更多晶片多樣化和定制化的需求。

趨勢 4：NAND 和 DRAM 達到極限。新興的非易失性記憶體正在增加

相對於 2019 年，預計 2020 年將是記憶體表現“平庸”的一年。到 2021 年之後，預計該市場將再次開始增長。新興的非易失性記憶體市場預計將以 > 50％的複合年增長率增長，這主要是由對嵌入式磁性隨機存取記憶體（MRAM）和獨立相變記憶體（PCM）的需求驅動的。

未來幾年，NAND 存儲將繼續擴展規模，而不會造成架構上的變化。當今最先進的 NAND 產品具有 128 層存儲功能。

3D 縮放將繼續進行可能通過晶圓間鍵合實現的其他層。Imec 通過開發諸如釕之類的低電阻字線金屬，研究備用記憶體電介質堆疊，改善溝道電流並確定控制由於堆疊層數量增加而產生的應力的方法，為該路線圖做出了貢獻。

我們還專注于用更先進的 FinFET 器件取代 NAND 週邊中的平面邏輯電晶體。我們正在探索使用新型纖鋅礦材料替代高端存儲應用中的 3D NAND 的 3D 鐵電 FET （FeFET）。作為傳統 3D NAND 的替代品，我們正在評估新型記憶體的可行性。

對於 DRAM，單元縮放正在減慢，並且可能需要 EUV 光刻來改善圖案化。三星最近宣佈生產 10nm （1a）級 EUV DRAM。除了探索用於對關鍵 DRAM 結構進行圖案化的 EUV 光刻技術之外，imec 還提供了真正的 3D DRAM 解決方案的基礎。從存儲陣列放在週邊的頂部開始。

這種架構需要用於陣列電晶體的低熱預算沉積半導體。這就是低溫 IGZO （或銦鎵鋅氧化物）電晶體系列進入市場的地方。我們已經展示了 40nm 柵極長度的 IGZO 器件，其 Ion / Ioff 比 > 1E12。

並且，我們將繼續使用從頭開始的模擬和實驗來探索替代的低溫半導體，以滿足穩定性，遷移率和可靠性的要求。最終的 3D DRAM 實現還需要將這些材料沉積在形貌上。

這推動了對用於層形成的原子層沉積（ALD）的需求。最後，與 NAND 一樣，我們著眼于啟用具有高 k / 金屬柵極結構的基於 FinFET 的週邊設備，以替代具有多晶矽柵極的平面電晶體。

在嵌入式記憶體領域，人們需要付出巨大的努力來理解並最終銷毀所謂的記憶體牆：CPU 可以從 DRAM 或基於 SRAM 的緩存中訪問資料的速度有多快？如何確保與多個 CPU 內核訪問共用緩存的快取一致性？有哪些限制速度的瓶頸？如何改善用於獲取資料的頻寬和資料協定？

Imec 部署了系統級模擬器平臺 S-EAT，以深入瞭解這些瓶頸。該框架還允許評估新型記憶體作為 SRAM 的替代品，以瞭解各種工作負載的系統性能。

我們正在研究各種磁性隨機存取記憶體（MRAM），包括自旋傳遞扭矩（STT）-MRAM，自旋軌道扭矩（SOT）-MRAM 和壓控磁各向異性（VCMA）-MRAM），以潛在地取代某些傳統的基於 L1，L2 和 L3 SRAM 的緩存。

這些 MRAM 記憶體中的每一個都有其自身的優點和挑戰，並且可以通過提高速度，功耗和 / 或記憶體密度來説明我們克服記憶體瓶頸。為了進一步提高密度，我們還積極研究可以與磁性隧道結集成在一起的選擇器設備-這些是 MRAM 器件的核心。

趨勢 5：Edge AI

未來 5 年內，邊緣 AI 預計將以 100％以上的速度增長，是晶片行業最大的趨勢之一。與基於雲的 AI 相反，推理功能本地嵌入在位於網路邊緣的物聯網（IoT）端點上，例如手機和智能揚聲器。物聯網設備與相對較近的邊緣伺服器進行無線通訊。該伺服器決定將哪些資料發送到雲伺服器（通常，對時間不太敏感的任務（如重新培訓）所需的資料）以及在邊緣伺服器上處理哪些資料。

與基於雲的 AI 需要將資料從端點來回移動到雲伺服器相比，邊緣 AI 可以更輕鬆地解決隱私問題。它還具有回應速度快和減少雲伺服器工作負載的優勢。想像一下需要基於 AI 做出決策的自動駕駛汽車。由於需要非常迅速地做出決策，因此系統無法等待資料傳輸到伺服器並返回。由於電池供電的 IoT 設備通常施加的功率限制，這些 IoT 設備中的推理引擎也需要非常節能。

如今，使用快速 GPU 或 ASIC 進行計算的邊緣 AI 晶片（邊緣伺服器內部的晶片）可提供每秒 1-100 兆次運算 / 瓦（Tops / W）的效率，大約每秒 1 瓦。對於物聯網實施，將需要更高的效率。Imec 的目標是證明推理效率為 10,000 Tops / W。

通過研究類比記憶體中計算架構，我們正在尋求一種不同的方法。這種方法打破了傳統的馮·諾依曼（Von Neumann）計算範式，後者基於將資料從記憶體發送到 CPU （或 GPU）進行計算。

借助類比記憶體中計算，可以在記憶體框架內完成計算，從而節省了來回移動資料的大量功能。在 2019 年，我們展示了一個基於 SRAM 的類比記憶體計算單元（內置 22nm FD-SOI 技術），可實現 1000Tops / W 的效率。為了將這個數字進一步提高到 10,000Tops / W，我們正在研究非易失性記憶體，例如 SOT-MRAM，FeFET 和基於 IGZO 的記憶體。

資料來源: electronicsweekly