以《戰略緒論》一書聞名的近代法國戰略大師薄富爾曾說：「戰略的要義是『預防』而非『治療』，『未來和準備』比『現在和執行』更重要。」半導體業界亦同，當摩爾定律所預言的制程微縮曲線開始鈍化，將不同制程性質的晶片，透過多晶片封裝包在一起，以最短的時程推出符合市場需求的產品，就成為重要性持續水漲船高的技術顯學。

而這些先進晶片封裝也成為超級電腦和人工智慧的必備武器。別的不提，光論 nVidia 和 AMD 的高效能運算專用 GPU、Google 第二代 TPU、無數「人工智慧晶片」，就處處可見 HBM 記憶體的存在。 

畢竟天底下沒有面面俱到的半導體制程，觀察到先進制程晶圓廠每隔 4 年成本倍增的「摩爾第二定律」，也突顯了電晶體單位成本越來越高的殘酷現實。AMD 處理器從 7 納米制程開始全面性「Chiplet 化」，將 7 納米制程的 CPU 核心和 12 納米制程的 I/O 記憶體控制器分而治之，實乃不得不然。 

下什麼是「2.5D」封裝，台積電擁有超過 60 個實際導入案例的 CoWos （Chip-on-Wafer-on-Substrate）算是這領域最為知名的技術，包含近期奪下超級電腦 Top500 榜首的 Fujitsu A64FX。英特爾Intel用自家 EMIB （Embedded Multi-Die Interconnect Bridge）將 Kaby Lake 處理器與 AMD Vega 繪圖核心「送作堆」的 Kaby Lake-G，也曾是轟動一時的熱門話題。

有別於「2D」的 SiP （System-in-Package），2.5D 封裝在 SiP 基板和晶片之間，插入了矽仲介層（Silicon Interposer），透過矽穿孔（TSV，Through-Silicon Via）連接上下的金屬層，克服 SiP 基板（像多層走線印刷電路板）難以實做高密度佈線而限制晶片數量的困難。

「疊疊樂」的 3D 封裝就不難理解了，台積電就靠著可減少 30% 的封裝厚度 InFO （Integrated Fan-Out），在 iPhone 7 的 A10 處理器訂單爭奪戰擊敗三星，終結了消費者購買 iPhone 6S 還得擔心拿到三星版 A9 的尷尬處境（筆者不幸曾是受害者之一）。但 3D 封裝的散熱手段與熱量管理，也是明擺在半導體產業界的艱巨挑戰。

英特爾Intel相對應的 3D 封裝技術則為 Foveros。最近正式發表、代號 Lakefield 的「混合式 x86 架構處理器」，堆疊了「1 大 4 小核心」的 10 納米制程（代號 P1274）運算晶片、22 納米制程（代號 P1222）系統 I/O 晶片和 PoP （Package-on-Package）封裝的記憶體，待機耗電量僅 2mW。

英特爾Intel 2019 年 7 月公佈的 Co-EMIB，用 2.5D 的 EMIB 連接多個 3D 的 Foveros 封裝，「整合成具備更多功能」的單一晶片。為 EMIB 概念延伸的 ODI （Omni-Directional Interconnect）則用來填補 EMIB 與 Foveros 之間的鴻溝，為封裝內眾多裸晶連接提供更高靈活性，細節在此不論。

連接封裝內多顆裸晶之間的匯流排也是不可或缺的技術。

英特爾Intel在 2017 年將 EMIB 連接裸晶的「矽橋」（Silicon Bridge）正式命名為「先進介面匯流排」（AIB，Advanced Interface Bus）並公開免費授權，2018 年將 AIB 捐贈給美國國防先進研究計畫署（DARPA），當作免專利費的裸晶互連標準，MDIO （Multi-Die I/O）則是 AIB 的下一代。台積電相對應技術則為 LIPINCON （Low-voltage-INPackage-INterCONnect），規格與英特爾互有長短。